Intel 架構日，Sunny Cove、Tremont、Gen11 GT2、Xe、Foveros 一次看懂

日前 INTEL 於美國舉辦 Architecture Day 活動，會中介紹 Intel 於 2019 年之後的處理器相關產品資訊，除了包含新處理器微架構 Sunny Cove 與 Tremont 和後續 2 代規劃，另外也透露未來內建顯示 Gen11 和 Xe 繪圖品牌，以及從 EMIB 進化的 3D 封裝 FovEROS

Sunny Cove 微架構小改

Intel 揭示未來數年的處理器產品規劃，首先是明年 2019 即將推出的 Sunny Cove 微架構，預計將搭載在代號 Ice Lake 處理器，並採用期盼許久的 10nm 製程；Sunny Cove 微架構將透過內部微調的方式提升 IPC 效能，並以額外加入新指令集提升特殊用途表現。在簡報上，Sunny Cove 特意指出 Scalability Improved，不知是否可以見到更多實體核心的消費級產品推出？

另一方面，省電小核心 Atom 處理器自從退出行動市場之後，就很少聽到相關風聲，此次 Intel 也表明 2019 年將推出 Tremont 微架構產品，除了照樣提升 IPC 效能，另外也會針對網路伺服器提升表現，改採 10nm 製程則無需多言，電池續航力也會隨之增加。

從 14nm 轉進 10nm 的不順利，讓長久以來設計與製造相互存依的 Intel 受到不小打擊，以至於面臨製程轉換受阻時，無法在 14nm 推出更具高效能的設計。至此，Intel 也開始將處理器∕微架構與製程技術分離，處理器推出時選擇當代足以大規模製造的製程。

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▲Intel 2019～2023 年的處理器核心微架構規劃，明年可以見到大核心 Sunny Cove，接著是 Willow Cove 和 Golden Cove。Atom 則是從明年開始的 Tremont，再分別由 Gracemont 與尚未命名的 ”Next”mont 接棒。

由於 Sunny Cove 已是板上釘釘的事情，會中也透露較多關於此微架構的變動資訊。Sunny Cove 效能改進大致上可以分為通用效能提升與特殊用途效能提升，前者透過 Deeper 更深、Wider 更寬、Smarter 更聰明 3 個方向進行，後者則是透過導入新指令集與軟體編譯器最佳化，如 VBMI、VMBI2、BITALG 強化壓縮、解壓縮與向量處理，IFMA、Vector AES、Vector Carryless Multiply、Galois Field、SHA 等則是負責加密學。

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▲Sunny Cove 藉由導入新指令集，加強特殊用途環境的效能，據悉在與 Skylake 微架構相同頻率之下，採用 Vector-AES 和 SHA-NI 指令集的 7-Zip 表現可提升 75％。

Deeper 採用緩衝區、快取加大的方式達成，如加大的重排序緩衝區（reorder buffer）、載入緩衝區（load buffer）、儲存緩衝區（store buffer）、保留站（reservatION stations）、微指令快取（μop cache）、L1 資料快取（L1 data cache）、L2 快取（L2 cache）、第二層 TLB（2^nd level TLB）等。其中已知 L1 資料快取容量將從 Skylake 32KB 升級為 48KB，L2 快取容量則因處理器目標市場而增減，譬如針對伺服器市場的產品就會加大一些，一般消費市場則略微縮減。

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▲Sunny Cove 效能提升 Deeper 部分，主要由加大緩衝區∕快取容量方式達成。

Wider 則加強平行處理的通道數量或是執行單元，Sunny Cove 相對 Skylake 顯而易見的改變為派送指令進入執行單元的埠數量，從 8 埠提升至 10 埠，其中 1 埠增加於 store data 單元，另外 1 埠則同時搭配 1 個 Store 單元加於 AGU Sta，避免 Skylake 3 個 AGU 同時搶用 Store 功能的現象。

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▲Sunny Cove Wider 增加通道與執行單元數量。

上圖也表示 Sunny Cove 整數與浮點執行單元數量有些變動，整數新增 2 個 LEA（Load Effective Address）加速記憶體定址運算處理，也多出 Mul、MulHi、iDIV 加速乘法、除法運算，浮點則是從單個 Shuffle 單元提升至 2 個。當然，首款 10nm 處理器 Core i3-8121U 已具備的 AVX-512 指令集支援能力，Sunny Cove 也會納入，但未知是否會根據目標市場，而有支援程度的差異。

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▲Intel 很貼心地準備 Skylake 與 Sunny Cove 的比較圖。

Smarter 以微調演算法與降低延遲方式呈現，例如多核心該如何去控管、分支預測準確度提升、降低載入延遲，以及跟 Wider 相關的導入除法器等。Sunny Cove 在記憶體定址方面也有變化，從 4 層分頁提升至 5 層分頁結構，虛擬線性定址空間從 48bit 變更為 52bit，實體定址空間最高至 52bit。小核心 Atom Tremont 此次並未有太多說明，但就未來規劃時程而言，提升單執行緒效能與加強網路伺服器效能為其主要進步，改變可能與降低延遲、提升管線利用率有關。

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▲Sunny Cove Smarter 以調整演算法和降低延遲為主。

（下一頁：Gen11、X^e、Foveros）

Gen11 與 X^e

多數人認為 Intel 處理器內建顯示一直都是「點亮螢幕」就好的狀態，近來加強多媒體編解碼能力，終於讓人感受到它的存在。不過從 AMD 跳槽 Intel 的 Raja Koduri 並不這樣認為，表示下一世代 Gen11 能夠以中低畫質設定遊玩大部分的遊戲。（Gen10？Gen10 就是那 Core i3-8121U 砍掉的內建顯示 XD）

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▲Intel 公布的內建繪圖顯示 IP 直接忘記 Gen10。

已知 Gen11 GT2 規模將放入 64 個 EU，對比 Gen9.5 GT2 僅有 24 個 EU，即便架構完全沒有變化，玩家理論上至少能夠獲得 2.6 倍以上的效能。這 64 個 EU 分成 4 個 slice 與 8 個 sub-slice，每個 sub-slice 擁有獨立的指令快取和 3D sampler，每個 slice 則擁有 2 個 Media Sampler、1 個載入/儲存單元、1 個 PixelFE。所有 slice 共享 1 個光柵化單元、1 個 L3/Tile 指令/URB 快取、2 個 Z 軸/像素管線快取。

▲Gen11 GT2 功能方塊圖，左方隱約還可以看到 Type-C 字樣，或許可以藉由此介面輸出視訊。（點圖放大）

Gen11 EU 的 FPU 介面經過重新設計，FPU16 效能提升 2 倍，每個 EU 依舊可同時處理 7 個執行緒，L3 快取也加大至 3MB，讓 Gen11 GT2 達成 1TFLOPs 以上的效能指標。（參考數據：具備 384 個 CUDA 核心的 NVIDIA GeForce GT 1030 約為 0.94TFLOPs，具備 8 個 CU 的 AMD Radeon RX 550 約為 1.2TFLOPs。）

已在行動市場伸展拳腳，NVIDIA 與 AMD 也先後加入的 tile-based rendering，也會在 Gen11 當中出現。Coarse Pixel Shading 作用則是相當於近日 NVIDIA 引薦的 Variable Rate Shading，渲染繪製與螢幕畫面解析度不再是 1：1 的對應關係，有可能 2x2 4 個點才渲染繪製 1 次，降低對效能的衝擊，但對畫面畫質表現則是負面結果，因此需要遊戲開發商評估過後，於部分畫面區域啟用。

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▲Gen11 GT2 規格包含 64 個 EU，相對過去內建數量增加不少。

Gen11 多媒體固定功能區域，Intel 將放入重新設計的 HEVC 編碼引擎，支援更高畫質編解碼作業，2 個解碼引擎支援雙串流同步解碼，亦可合併成 1 個，未來有機會將最高解碼解析度推往 8K。顯示部分繼續支援多螢幕、HDR，傳聞許久的 Adaptive Sync 也會在 Gen11 當中列為標配。

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▲Gen11 多媒體固定功能單元強調高品質編碼、高輸出解碼，並可享有資料中心等級的串流品質。

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▲Gen11 顯示功能將支援可變畫面更新率 Adaptive Sync。

Gen11 之後，Intel 繪圖顯示系列產品將統一品牌名稱為「X^e」，無論是從處理器內建繪圖顯示、2020 年即將發售的獨立型顯示卡，或是資料中心∕AI 運算加速產品，都會使用 X^e這個品牌。

大小核 Foveros 包一起

Intel 代號 Hades Canyon 的 NUC 產品，讓人見識到 EMIB（Embedded Multi-die Interconnect Bridge）的威力，處理器、獨立繪圖顯示晶片、HBM 全部封裝在一起，於能夠單手拿著走的主機當中，提供足以執行 VR 遊戲的效能。如今 Intel 更進一步提出 3D 封裝 Foveros。

想了解 Foveros，可能先從 AMD Radeon Vega 系列顯示卡的封裝談起比較容易理解，Radeon Vega 系列顯示晶片為了與 HBM 記憶體 1024bit 匯流排相互連結，2 者堆疊於另外 1 個矽晶片身上，而這個矽晶片內建上方晶片所需要的連結線路，稱之為 interposer。

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▲AMD 利用 interposer 連結 GPU 與 HBM 記憶體。

Intel 在 Architecture Day 所提出的 Foveros，大致上的觀念與 interposer 相符，上方可以承載因效能、成本、用途等各種不同考量，而採用不同製程的晶粒，但下層 interposer 卻不只是連結線路而已，可以是晶片組或是其它具備主動功能的晶粒，因此稱為 active interposer。

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▲Intel 所提出的 3D 封裝 Foveros，下方負責連結線路的 active interposer 同時具備其它功能用途。

現場 Intel 展示 1 顆應用 Foveros 的 12 x 12（mm）封裝，底部晶片為晶片組功能（22FFL 製程），卻也同時連結上方運算核心；上方運算核心則採用單核 Sunny Cove 和四核 Atom（10nm 製程），待機 standby 耗電量僅有 2mW，目標市場則是 7W 以下的無風扇被動散熱裝置。

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▲Intel 利用 Foveros 製造出第一個混合式 x86 架構，除了 active interposer 晶片組功能，以及 compute 運算核心，最上方還以 PoP（Package on Package）封裝加上記憶體。

當然，Intel 提出 Foveros 並不僅限於傳統電腦應用，該公司旗下還有處理器、繪圖處理器、AI 加速器、非揮發式記憶體等晶片，之後有可能將這些異質晶片整合在同一個 Foveros 封裝當中，提供未來 5G、AI、邊緣運算等實際應用需求，並透過 One API 提供程式開發人員統一的介面，進而利用這些架構大異其趣的運算能量。